英特爾秀“3D封裝肌肉”：18A與14A合體，劍指臺積電AI芯片霸權

在人工智能與高性能計算（HPC）需求爆炸式增長的當下，芯片不再只是晶體管的堆砌，而是系統級集成的藝術。

近日，英特爾高調展示其最新多芯粒（Multi-chiplet）封裝架構，將Intel 18A與14A先進制程工藝深度融合，構建出面積超過傳統光罩極限的超大芯片。這一技術被廣泛視為英特爾向臺積電CoWoS封裝生態發起的正面挑戰。

此次展示的核心，在于英特爾對“超越光罩限制”的系統性突破。在半導體制造中，光罩極限（Reticle Limit）約為858mm2，是單次光刻所能覆蓋的最大面積。而英特爾通過Foveros Direct 3D堆疊與新一代EMIB-T互連技術，成功將多個芯粒拼接成遠超此限的巨型芯片。

其中在中階解決方案方面，可配備4個計算芯片與12個HBM。至于在旗艦解決方案方面，則是將規模擴大到16個計算芯片與24個HBM ，并可配置多達48個LPDDR5X 控制器，為訓練千億參數大模型提供前所未有的內存帶寬與密度。

技術細節上，英特爾采用了“分層優化”策略：底層基礎晶圓（Base Die）采用Intel 18A-PT工藝，首次引入背面供電技術（Backside Power Delivery），將供電線路移至晶圓背面，從而釋放正面空間用于信號傳輸，顯著提升邏輯密度與能效。該層還集成了海量SRAM緩存，延續了“Clearwater Forest”處理器的設計理念，為上層計算單元提供高速數據緩沖。

而頂層計算芯粒則采用面向外部客戶的Intel 14A或14A-E工藝，搭載CPU核心或專用AI引擎。兩者通過Foveros Direct實現微米級混合鍵合（Hybrid Bonding），垂直互連間距極小，通信延遲大幅降低。

更關鍵的是，新一代EMIB-T技術首次整合硅通孔（TSV），如同在芯片間修建“立體高架橋”，既支持水平擴展，又實現垂直貫通，有效破解多芯粒通信瓶頸。

值得注意的是，英特爾此次不僅秀技術，更在傳遞商業信號。盡管18A主要用于自研產品（如即將推出的Crescent Island AI GPU），但14A節點明確面向第三方客戶開放。

在經歷Ponte Vecchio良率困境與Falcon Shores項目取消的挫折后，英特爾正試圖以Jaguar Shores等新平臺重振代工業務。通過展示高度可擴展、兼容HBM3至HBM5的封裝生態，英特爾希望吸引AI芯片設計公司、云服務商等客戶，打造區別于臺積電CoWoS的替代方案。

目前，臺積電CoWoS封裝已占據AI加速器市場主導地位，其9.5倍光罩尺寸方案搭配A16制程和HBM4E，成為英偉達等巨頭的首選。而英特爾宣稱其方案可達12倍以上，并強調更高的互連靈活性與供應鏈韌性，意在爭奪高端代工市場份額。

不過，英特爾真正的考驗在于：能否將工程能力轉化為穩定量產、高良率的商業產品，并贏得外部客戶信任。過去的經驗表明，先進封裝的復雜性極易導致成本飆升與交付延遲。