英特爾秀“3D封裝肌肉”：18A與14A合體，劍指臺積電AI芯片霸權(quán)

在人工智能與高性能計算（HPC）需求爆炸式增長的當下，芯片不再只是晶體管的堆砌，而是系統(tǒng)級集成的藝術(shù)。

近日，英特爾高調(diào)展示其最新多芯粒（Multi-chiplet）封裝架構(gòu)，將Intel 18A與14A先進制程工藝深度融合，構(gòu)建出面積超過傳統(tǒng)光罩極限的超大芯片。這一技術(shù)被廣泛視為英特爾向臺積電CoWoS封裝生態(tài)發(fā)起的正面挑戰(zhàn)。

此次展示的核心，在于英特爾對“超越光罩限制”的系統(tǒng)性突破。在半導體制造中，光罩極限（Reticle Limit）約為858mm2，是單次光刻所能覆蓋的最大面積。而英特爾通過Foveros Direct 3D堆疊與新一代EMIB-T互連技術(shù)，成功將多個芯粒拼接成遠超此限的巨型芯片。

其中在中階解決方案方面，可配備4個計算芯片與12個HBM。至于在旗艦解決方案方面，則是將規(guī)模擴大到16個計算芯片與24個HBM ，并可配置多達48個LPDDR5X 控制器，為訓練千億參數(shù)大模型提供前所未有的內(nèi)存帶寬與密度。

技術(shù)細節(jié)上，英特爾采用了“分層優(yōu)化”策略：底層基礎(chǔ)晶圓（Base Die）采用Intel 18A-PT工藝，首次引入背面供電技術(shù)（Backside Power Delivery），將供電線路移至晶圓背面，從而釋放正面空間用于信號傳輸，顯著提升邏輯密度與能效。該層還集成了海量SRAM緩存，延續(xù)了“Clearwater Forest”處理器的設(shè)計理念，為上層計算單元提供高速數(shù)據(jù)緩沖。

而頂層計算芯粒則采用面向外部客戶的Intel 14A或14A-E工藝，搭載CPU核心或?qū)Ｓ肁I引擎。兩者通過Foveros Direct實現(xiàn)微米級混合鍵合（Hybrid Bonding），垂直互連間距極小，通信延遲大幅降低。

更關(guān)鍵的是，新一代EMIB-T技術(shù)首次整合硅通孔（TSV），如同在芯片間修建“立體高架橋”，既支持水平擴展，又實現(xiàn)垂直貫通，有效破解多芯粒通信瓶頸。

值得注意的是，英特爾此次不僅秀技術(shù)，更在傳遞商業(yè)信號。盡管18A主要用于自研產(chǎn)品（如即將推出的Crescent Island AI GPU），但14A節(jié)點明確面向第三方客戶開放。

在經(jīng)歷Ponte Vecchio良率困境與Falcon Shores項目取消的挫折后，英特爾正試圖以Jaguar Shores等新平臺重振代工業(yè)務。通過展示高度可擴展、兼容HBM3至HBM5的封裝生態(tài)，英特爾希望吸引AI芯片設(shè)計公司、云服務商等客戶，打造區(qū)別于臺積電CoWoS的替代方案。

目前，臺積電CoWoS封裝已占據(jù)AI加速器市場主導地位，其9.5倍光罩尺寸方案搭配A16制程和HBM4E，成為英偉達等巨頭的首選。而英特爾宣稱其方案可達12倍以上，并強調(diào)更高的互連靈活性與供應鏈韌性，意在爭奪高端代工市場份額。

不過，英特爾真正的考驗在于：能否將工程能力轉(zhuǎn)化為穩(wěn)定量產(chǎn)、高良率的商業(yè)產(chǎn)品，并贏得外部客戶信任。過去的經(jīng)驗表明，先進封裝的復雜性極易導致成本飆升與交付延遲。